目を閉じて次のシーンを想像してください。いや、うまくいかないでしょう。別の方法を試してみましょう。目を閉じた状態を想像しながら目を開けたままにしてください。GUIを使ってチップレットをアクティブシリコン基板にドラッグ＆ドロップし、シミュレーションとプロファイリングを実行し、設計を微調整し、パッケージタイプを選択し、パッケージピンを割り当て、「Go」ボタンを押すだけで、新しい傑作がファウンドリから返送される未来のタイムラインを思い浮かべてください。さて、私たちはそのような未来に一歩近づいています。

勢いよく本題に飛び込む前に、少し時間を取って状況を整理し、皆さんが同じ袋笛の調べに合わせてタップダンスできるようにさせてください。

朝の新鮮なシリコンの匂いが大好きです。シリコンチップは素晴らしいもので、ますます良くなっています。1980年に初めてASICを設計したとき、それは5マイクロメートル（µm）ノードで、約300個の等価論理ゲートしか含まれておらず、これは約1,200個のトランジスタに相当します。確かにそれは多くのトランジスタではありませんが、私はそれらの小さないたずら者のすべてを使い、乱用し、そしてそれらを今まで歌ったことのないように歌わせました。

年月を経て、シリコンチップ上に作成できる物理構造のサイズはどんどん小さくなりました。1982-83年に3µmノード、1984-85年に2µm、1986-87年に1.5µm、1988-89年に1µmが導入された興奮した時代を覚えています。また、1µm以下には決して到達しないと主張する反対派が、0.8µmが1991-92年に、0.6µmが1993-94年に登場するたびに「ここまでで、それ以上は進めない」と言い続けていたことも覚えています。1995年に0.35µm、そして…お分かりですね。

そして2026年現在、量産と商業製造はすでに2ナノメートル（nm）ノードで進行中で、FinFETからGate-All-Around（GAA）ナノシートトランジスタへの移行を示しています。信じがたいことですが、2030年までに1nmノードのデバイスが登場すると人々は話しています（その過程で1.6nm、1.4nm、1.2nmの中間サブノードが予想されます）。

そして、これらがすべて可能性の限界（および/または信頼性の限界）を押し広げていると思うなら、私たちはサブナノメートルの領域（誰もあなたの叫びを聞くことができない場所）に入ろうとしているようです。例えば、IBM Researchはすでに世界初の0.7nmチップ技術を試作しています。

マイクロメーター（ミクロン、µm）が10-6mで、ナノメーター（nm）が10-9mであることを思い出せば、ピコメーター（pm）への移行が始まることを期待するかもしれません。ピコメーターは10-12mです。これによりIBMの0.7nmプロセスは700pmプロセスになります。確かに、これが私たちが進む道かもしれません。一方…

スウェーデンの物理学者Anders Jonas Ångström（1814–1874）は分光学（物質から放出または吸収される光の研究）の先駆者でした。1868年、彼は太陽スペクトルの画期的な地図を発表し、数千のスペクトル線を測定しました。これらの小さな波長を便利に表現するために、彼は10-10mに等しい単位を使用しました。彼は最初は自分にちなんでこの単位に名前を付けませんでしたが、他の科学者たちはすぐにこの単位を彼に敬意を表してオングストローム（Å）と呼ぶようになりました。

その後1世紀以上にわたり、オングストロームは原子寸法、結晶格子間隔、化学結合長、X線結晶構造解析、可視光の波長の標準単位となりました。

悲しいことに、オングストロームは公式のSI単位ではありませんが、正確に1Å = 10-10m = 0.1nmと定義されています。1960年代と1970年代に国際単位系（SI）が主流になると、科学者たちはマイクロメーター、ナノメーター、ピコメーターのようなSI接頭辞を使用し、オングストロームのような非SI単位を避けるよう奨励されました。しかし、化学や結晶学などの一部の分野では、Åを好みの単位として今でも頻繁に使用しています。

2021年、IntelはCEOのPat Gelsingerの下で新しいプロセスロードマップを発表しました。同時に、同社はプロセス技術の全面的な名称変更を発表しました：10nm Enhanced SuperFinプロセスはIntel 7、7nmプロセスはIntel 4、次の世代のEUVプロセスはIntel 3と呼ばれることになりました。

ここで興味深いのは、2.0nmクラスがIntel 20A、1.8nmクラスがIntel 18Aと呼ばれることです。彼らはÅではなく平易な文字Aを使用することを選択しました。これはキーボードとフォントの問題を避け、ノードを「Twenty A」と「Eighteen A」と発音できるようにするためで、これには本当に感謝できます。

Intelがこの慣習を導入したとき、20Aノードを「オングストローム時代の到来」と明確に説明しました。個人的には、IBMの0.7nm（700pm）プロセスを7Aノードと呼ぶことに全く抵抗がありません。Intelがトレンドを開始したかもしれませんが、TSMCもA16（1.6nm）とA14（1.4nm）ノードでこの動きに加わり、「オングストロームクラスの技術」と説明しています。「オングストローム時代」はもはやマーケティングスローガンではなく、業界の次の章になる可能性があります。

しかし、待ってください、まだあります！これだけでは混乱が十分でないかのように、ノード名の数字はもはやシリコン内部または表面の構造の物理的サイズに対応していません。初期の頃は、プロセスノードはゲート長などの主要なトランジスタ寸法や相互接続機能のサイズをおおよそ表していました。90nm世代に到達する頃には、その関係は解け始めていました。今日、慈善的に言えば、5nm、3nm、2nmのような名前は定規による測定ではなく、世代ラベルとして考えるのが最善です。あるいは、あまり慈善的でない言い方をすれば、マーケティング担当者が本来あるべきでない場所に指を突っ込んでいることについて紳士的でないことをつぶやくことになるかもしれませんが、脱線しました…

上記のすべて（もちろん、ポイントはあります）の要点は、今日のハイエンドシリコンチップは単一のダイに数百億個のトランジスタを詰め込むことができるが、リソグラフィー露光で一度に印刷できる最大ダイサイズであるレチクルリミットに直面しているということです。

一つの解決策は、単一の巨大なモノリシックチップ（ダイ）を作成するという考えを放棄することです。代わりに、設計をいくつかの小さなチップレットに分割し、それらを接続してパッケージングしてマルチダイシステムを形成することができます。

以前に議論したように、AMD、Intel、Nvidiaなどの企業はこれをかなり長い間行っています。場合によっては、SerDesなどの高速I/O機能を、実績のある低コストのチップレットに実装し、メインのデジタルロジックチップレットを最新かつ最高のプロセスノードで製造することを含みます。NvidiaのGPUのような他のケースでは、複数のレチクルサイズのコンピュートダイ（メガチップレットと言えるでしょう）を高帯域幅メモリ（HBM）のスタックで接続することを含みます。

問題は、これらのいずれも簡単ではないということです。AMD、Intel、Nvidiaのような企業がこれをできる理由は、ハードウェアとパッケージングのエコシステム全体を制御しているからです。チップレットベースの設計を他のすべての人が実用的になるようにするために、共通のチップレットインターフェース、パッケージング技術、相互運用性標準を開発するために志を同じくする企業のグループが協力しているのを今見ています。

夢は、ある日、設計者が複数のベンダーから既製のチップレットを購入し、自分で開発することを選択した任意のカスタムチップレットと組み合わせ、すべてを縫い合わせて完全なマルチダイシステムを作成できることです。

私たちはまだそこに到達していませんが、一歩近づいているかもしれません。以上のすべてが、Zero ASICのCEOであるAndreas Olofssonとの会話に私たちを導きます。私たちは以前にAndreasに会ったことがあります（チップレットベース設計の未来か？を参照）。 

ほとんどのマルチダイシステムは、チップレット間の信号を運ぶことが主な役割であるパッシブシリコン基板を採用しています。それに対して、Zero ASICの人々は、組み込みのNetwork-on-Chip（NoC）と、チップレット間でデータを移動するために必要なバッファ、レジスタ、その他のインフラストラクチャを含むアクティブシリコン基板に搭載された標準化されたチップレットのスイートを含むコンセプトを開発しました。

実際、Zero ASICの実装を基板と呼ぶことは、概念をほとんど過小評価しています。Andreasはしばしばそれを「それ自体がチップ」と呼び、会話中に「私たちの基板には40億個のトランジスタがあります」と述べました（私に言えるのは「ワオ！」だけです）。

下の画像は、標準ライブラリのチップレットをさまざまな方法で組み合わせてさまざまなマルチダイシステムを作成する方法の高レベルな可視化を提供します。特にFPGAチップレットに注目してください。これはZero ASICのPlatypus eFPGA技術を採用しており、FPGA版のRISC-Vと考えることができます。RISC-Vが誰でも実装できるオープンな命令セットアーキテクチャ（ISA）を提供するように、Platypusは異なるファウンドリが異なるプロセスノードで製造できるオープンなeFPGAアーキテクチャを提供します。目標は、独自のFPGAファブリックから設計者を解放し、設定可能なロジックをチップレットエコシステムの再利用可能なビルディングブロックの1つにすることです。

標準化されたチップレットのスイート（上）を複数の設計に構成可能（下）（出典：Zero ASIC）

前回話して以来、Zero ASICはアクティブファブリック、Platypus FPGAチップレット、およびクアッドコアRISC-V CPUテストチップを含む最初のプロトタイプシリコンをテープアウトし、受領しました。これらは量産デバイスではなくエンジニアリング車両ですが、基礎となる概念がアーキテクチャビジョンから動作するシリコンへの飛躍を果たしたことを示しています。

しかし、Andreasが私に電話してきた理由は、最初のシリコンを受領したことを伝えるためではありませんでした。完全に自動化されたチップレットベース設計への道のりで、もう一つの重要な障害を除去したことを伝えるためでした。これまで、Zero ASICのソフトウェアはチップレットをアクティブ基板に自動配置し、それらの間のネットワークオンチップ接続を生成し、必要なFPGA設定データを生成することができました。しかし、そこから設計はパッケージレイアウトの主に手動の世界を通り抜ける必要がありました。それが彼らが今除去しようとしているボトルネックです。

今日のフローでは、パッケージ設計はしばしばスプレッドシートをOSATに渡し、エンジニアがパッケージレイアウトを作成するのを待ち、結果を確認し、変更を要求し、皆が満足するまでサイクルを繰り返すことを含みます。これは「Goを押す」という哲学がZero ASICの設計フローの残りの部分を駆動するのには快適に収まらない労働集約的なプロセスです。

これに対処するため、Zero ASICはパッケージコンパイラと呼ぶものを開発しました。完成したチップレット設計とターゲットパッケージスタイルが与えられると、ソフトウェアは自動的に設計ルール準拠のパッケージレイアウトを生成し、チップバンプから外部BGA（または他のパッケージ）ピンへの接続をルーティングします。今日、結果のパッケージは既存のサードパーティ信号整合性ツールを使用して検証できます。時間が経つにつれ、Andreasはより多くの検証がフロー内に統合されることを期待しています。

孤立して見れば、自動化されたパッケージコンパイラは特に興奮するもののように聞こえないかもしれません。しかし、Zero ASICのより広範なビジョンの一部として見れば、カスタムチップの設計が、必要なチップレットを選択し、「Compile」を押し、完成したデバイスが郵便で届くのを待つだけの未来に向けたもう一つの重要なステップです。

Zero ASICは旅が完了したと主張していません。プロトタイプチップレットは今存在しますが、概念が広く有用になる前に、同社はライブラリを拡大する必要があります。Andreasは、広範な商業採用に必要な最小限の実用ライブラリ（DDRコントローラーなどの必須品を含む）を構築するために、約2,500万ドルの追加投資が必要になると見積もっています。

Zero ASICが最終的にカスタムシリコン設計を民主化する企業になるかどうかはまだわかりません。しかし、Andreasは本質的に同じビジョンを15年の大半を費やして追求してきました。Adaptevaの時代から、Parallellaを経て、今日のアクティブサブストレートチップレットアーキテクチャまで。各ステップは同じ目的地に少しずつ近づいています：カスタムシリコンを、専門家の軍隊を必要とせずに普通のエンジニアリングチームが作成できるものにすること。それは野心的—大胆と言ってもいい—目標です。しかし、Zero ASICが成功すれば、カスタムシリコンを設計できる人が根本的に変わる可能性があります。