闭上眼睛想象一下以下场景。不行，这样行不通。让我们换个方式。保持眼睛睁开，想象它们是闭着的。设想一个未来时间线，你使用图形用户界面将芯片拖放到有源硅基板上，运行仿真和性能分析，微调设计，选择封装类型，分配封装引脚，按下“开始”按钮，然后坐等你的新杰作从晶圆厂返回。嗯，我们距离这样一个未来又近了一步。

在我们兴致勃勃、毫无保留地深入讨论之前，请允许我花点时间先设定一下场景，确保我们都踩在同一个风笛旋律上。

我喜欢清晨新鲜硅片的气味。硅芯片很棒，而且越来越棒。当我在1980年设计我的第一块ASIC时，采用的是5微米（µm）工艺节点，仅包含约300个等效逻辑门，相当于约1,200个晶体管。诚然，晶体管数量不多，但我使用并充分利用了每一个小家伙，让它们唱出前所未有的动听旋律。

多年来，我们能在硅芯片上制造的物理结构尺寸越来越小。我记得1982-83年引入3µm节点、1984-85年2µm、1986-87年1.5µm、1988-89年1µm的激动日子。我也记得那些预言者宣称我们永远无法突破1µm以下，每次突破新障碍时他们都说“到此为止，不能再进一步”，包括1991-92年的0.8µm和1993-94年的0.6µm。1995年0.35µm，以及……你懂的。

如今，在2026年，2纳米（nm）节点的量产和商业制造已在进行中，标志着从FinFET向全栅（GAA）纳米片晶体管的过渡。几乎难以置信的是，人们正在讨论2030年前后1nm节点器件上线（我们预计在此过程中会有1.6nm、1.4nm和1.2nm的中间子节点）。

如果你认为这一切都在挑战可能性的边界（以及/或可信度的边界），我们似乎即将进入亚纳米空间（那里没人能听到你的尖叫）。例如，IBM Research已经在试验世界上首个0.7nm芯片技术。

记住，微米（µm）是10-6m，纳米（nm）是10-9m，你可能期望我们开始转向皮米（pm），皮米是10-12m。这会让IBM的0.7nm工艺成为700pm工艺。确实，这可能是我们的方向；另一方面……

瑞典物理学家安德斯·乔纳斯·埃斯特朗（Anders Jonas Ångström，1814–1874）是光谱学（研究物质发射或吸收的光）的先驱。1868年，他发表了太阳光谱的里程碑式图谱，测量了数千条谱线。为了方便表达这些微小波长，他使用了一个等于10-10m的单位。虽然他最初没有以自己的名字命名这个单位，但其他科学家很快开始以他的名字称呼这个单位为埃（Å）。

此后一个多世纪，埃成为原子尺寸、晶格间距、化学键长、X射线晶体学和可见光波长的标准单位。

遗憾的是，埃不是官方的SI单位，尽管它被精确定义为1Å = 10-10m = 0.1nm。当国际单位制（SI）在1960和1970年代成为主导时，科学家被鼓励使用微米、纳米和皮米等SI前缀，而不是埃等非SI单位。然而，在化学和晶体学等某些领域，从业者仍经常使用Å作为首选单位。

2021年，英特尔在CEO帕特·格尔辛格领导下发布了新的工艺路线图。同时，该公司宣布对其工艺技术进行全面重命名：10nm增强型SuperFin工艺将称为Intel 7，其7nm工艺将称为Intel 4，其下一代EUV工艺将称为Intel 3。

现在，有趣的部分来了，因为其2.0nm级别将被称为Intel 20A，其1.8nm级别将被称为Intel 18A。他们选择使用普通字母A而非Å，以避免键盘和字体问题，并允许节点被读作“Twenty A”和“Eighteen A”，对此我们都应感激。

英特尔引入这一惯例时，明确将20A节点描述为“引领埃时代”。我个人很乐意将IBM的0.7nm（700pm）工艺称为7A节点。英特尔可能开启了这一趋势，但台积电现在也加入了，其A16（1.6nm）和A14（1.4nm）节点被描述为“埃级技术”。看来“埃时代”不再只是营销口号——它很可能成为行业的下一章。

但是，还有更多！仿佛这一切还不够混乱，节点名称中的数字不再对应硅中或硅上结构的物理尺寸。在早期，工艺节点大致描述了关键晶体管尺寸——如栅极长度——或互连特征的尺寸。到我们达到约90nm世代时，这种关系开始瓦解。今天，如果我们仁慈一点，我们可能会说像5nm、3nm和2nm这样的名称最好被视为世代标签，而不是标尺测量。或者，如果我们不那么仁慈，我们可能会嘀咕一些关于营销人员把手伸到不该伸的地方的不雅话，但我们离题了……

以上所有内容（是的，当然有一个要点）的要点是，今天的高端硅芯片可以将数百亿个晶体管封装到单个裸片上，但我们正面临光刻掩膜尺寸限制——单次光刻曝光可打印的最大裸片尺寸。

一个解决方案是放弃创建单个庞大单片芯片（裸片）的想法。相反，设计可以分布在几个较小的芯片上，然后连接并封装成多裸片系统。

正如我们之前讨论过的，AMD、英特尔和Nvidia等公司已经这样做了很长时间。在某些情况下，这涉及在经过验证的低成本芯片上实现高速I/O功能——如SerDes——而主数字逻辑芯片则采用最新、最先进的工艺节点制造。在其他情况下，如Nvidia的GPU，它涉及将多个掩膜尺寸计算裸片（如果您愿意，可以称为巨型芯片）与高带宽内存（HBM）堆栈连接。

问题是这一切都不容易。AMD、英特尔和Nvidia等公司能够做到这一点的原因是他们控制了整个硬件和封装生态系统。为了让其他所有人也能实现基于芯片的设计，我们现在看到志同道合的公司群组正在合作开发通用的芯片接口、封装技术和互操作性标准。

梦想是，有一天，设计人员将能够从多个供应商处购买现成的芯片，与他们选择自行开发的任何定制芯片结合，并将一切拼接在一起，创建一个完整的多裸片系统。

我们还没有达到那里，但我们可能又近了一步。以上所有内容让我们回到我刚刚与Zero ASIC的CEO安德烈亚斯·奥洛夫松（Andreas Olofsson）的对话。我们之前见过安德烈亚斯（参见这是芯片设计的未来吗？）。

大多数多裸片系统采用无源硅基板，其主要工作是在芯片之间传输信号。相比之下，Zero ASIC的人开发了一种概念，涉及安装在包含内置片上网络（NoC）的有源硅基板上的标准化芯片套件，以及在芯片之间传输数据所需的缓冲器、寄存器和其他基础设施。

事实上，称Zero ASIC的实现为基板几乎低估了这个概念。安德烈亚斯经常将其称为“一个芯片本身”，在我们的对话中指出，“我们的基板上有40亿个晶体管”（我只能说“哇！”）。

下图提供了如何将标准库中的芯片以不同方式组合以创建各种多裸片系统的高级可视化。特别注意FPGA芯片。这采用了Zero ASIC的Platypus eFPGA技术，可以被视为FPGA版本的RISC-V。正如RISC-V提供了一个任何人都可以实现的开放指令集架构（ISA），Platypus提供了一个开放的eFPGA架构，可以由不同的晶圆厂使用不同的工艺节点制造。目标是让设计人员摆脱专有FPGA结构，使可配置逻辑成为芯片生态系统中另一个可重用的构建块。

一套标准化芯片（上）可以组合成多种设计（下）（来源：Zero ASIC）

自我们上次交谈以来，Zero ASIC已完成流片并收到了首批原型硅，包括其有源结构、一个Platypus FPGA芯片和一个四核RISC-V CPU测试芯片。这些是工程验证车而非量产器件，但它们证明了底层概念已从架构愿景跨越到工作硅。

然而，安德烈亚斯打电话给我的原因不是告诉我们他们收到了第一批硅。而是告诉我们他们可能消除了通向全自动芯片设计道路上的另一个重要障碍。直到现在，Zero ASIC的软件可以自动将芯片放置到有源基板上，生成它们之间的片上网络连接，并生成任何所需的FPGA配置数据。从那里开始，设计仍必须通过基本上手动的封装布局世界。这是他们现在着手消除的瓶颈。

在今天的流程中，封装设计通常涉及将电子表格交给OSAT，等待工程师创建封装布局，审查结果，请求更改，并重复循环直到每个人都满意。这是一个劳动密集型过程，与驱动Zero ASIC其余设计流程的“按下开始”理念不太相符。

为了解决这个问题，Zero ASIC开发了所谓的封装编译器。给定完成的芯片设计和目标封装风格，软件会自动生成符合设计规则的封装布局，将连接从芯片凸块路由到外部BGA（或其他封装）引脚。如今，生成的封装可以使用现有的第三方信号完整性工具进行验证；随着时间的推移，安德烈亚斯预计更多的验证将集成到流程中。

孤立地看，一个自动封装编译器可能听起来不是特别令人兴奋。然而，作为Zero ASIC更广泛愿景的一部分，它是朝着这样一个未来迈出的又一重要步骤：在该未来中，设计定制芯片几乎只是选择所需的芯片，按下“编译”，然后等待成品设备通过邮件到达。

Zero ASIC并不假装旅程已经完成。尽管原型芯片现已存在，但该公司仍需要扩展其库，才能使该概念广泛有用。安德烈亚斯估计，需要约2500万美元的额外投资来构建最小可行库——包括DDR控制器等必需品——以实现广泛的商业采用。

Zero ASIC最终是否会成为使定制硅设计民主化的公司还有待观察。但安德烈亚斯已经花了十五年的大部分时间追求基本相同的愿景——从Adapteva的时代，通过Parallella，到今天的有源基板芯片架构。每一步都更接近同一个目的地：让普通工程团队无需大量专家即可创建定制硅。这是一个雄心勃勃的——我敢说大胆的——目标。但如果Zero ASIC成功，它可能会从根本上改变谁可以设计定制硅。