閉上眼睛想像以下場景。不，這樣行不通。讓我們換個方式。保持眼睛睜開，然後想像眼睛是閉上的。想像一個未來的時間軸，在那裡你可以使用圖形使用者介面，將晶片組合拖放至主動式矽基板上，執行模擬與效能分析，微調你的設計，選擇封裝類型，分配封裝針腳，按下「開始」按鈕，然後坐等你的新傑作從晶圓廠送回。嗯，我們已經向這樣的未來又邁進了一步。

在我們興致勃勃地一頭栽進這個主題之前，請容許我先花點時間來設定場景，確保我們大家都在跟著同一個節奏起舞。

我喜歡早晨新鮮矽晶圓的氣味。矽晶片很棒，而且它們正變得越來越棒。當我在1980年設計我的第一顆ASIC時，採用的是5微米（µm）製程，僅包含約300個等效邏輯閘，相當於約1,200個電晶體。雖然電晶體數量不多，但我充分利用了這些小傢伙，讓它們發揮前所未有的表現。

多年來，我們能在矽晶片上製造的物理結構尺寸越來越小。我還記得1982-83年導入3µm製程、1984-85年導入2µm製程、1986-87年導入1.5µm製程，以及1988-89年導入1µm製程的興奮日子。我也記得當時有人宣稱我們永遠無法突破1µm以下的限制，他們每次突破新障礙時都會說「到此為止，無法再前進」，包括1991-92年的0.8µm和1993-94年的0.6µm、1995年的0.35µm……你懂的。

如今在2026年，2奈米（nm）製程已進入量產與商業製造階段，標誌著從FinFET轉向Gate-All-Around（GAA）奈米片電晶體。令人難以置信的是，有人已經在討論2030年左右將推出1nm製程元件（我們預期中間會有1.6nm、1.4nm和1.2nm的次世代製程）。

如果你認為這一切已經超出可能性的範圍（以及／或可信度的界限），看來我們即將進入次奈米領域（在那裡沒有人能聽見你的尖叫）。例如，IBM Research已經在實驗全球首款0.7nm晶片技術。

請記住，微米（micron, µm）是10⁻⁶m，奈米（nm）是10⁻⁹m，你可能會預期我們將開始轉向皮米（pm），1皮米等於10⁻¹²m。這會讓IBM的0.7nm製程變成700pm製程。確實，這可能是我們未來的發展方向；另一方面……

瑞典物理學家安德斯·喬納斯·昂斯特朗（Anders Jonas Ångström，1814–1874）是光譜學（研究物質發射或吸收的光）的先驅。1868年，他發表了一份劃時代的太陽光譜圖譜，測量了數千條光譜線。為了方便表示這些微小的波長，他使用了一個等於10⁻¹⁰m的單位。雖然他最初並沒有以自己的名字命名這個單位，但其他科學家很快開始以「昂斯特朗（Å）」來稱呼這個單位以示敬意。

在接下來的超過一個世紀中，昂斯特朗成為原子尺寸、晶格間距、化學鍵長、X射線晶體學以及可見光波長的標準單位。

遺憾的是，昂斯特朗並非官方的SI單位，儘管它被精確定義為1Å = 10⁻¹⁰m = 0.1nm。當國際單位制（SI）在1960和1970年代成為主流時，科學家被鼓勵使用微米、奈米和皮米等SI前綴，而非昂斯特朗等非SI單位。然而，在化學和晶體學等領域，研究人員仍經常使用Å作為首選單位。

2021年，Intel在執行長Pat Gelsinger的領導下公布了新的製程路線圖。同時，該公司宣布全面重新命名其製程技術：原10nm Enhanced SuperFin製程將稱為Intel 7，其7nm製程將稱為Intel 4，下一代EUV製程將稱為Intel 3。

有趣的是，其2.0nm等級將稱為Intel 20A，其1.8nm等級將稱為Intel 18A。他們選擇使用字母A而非Å，以避免鍵盤和字體問題，並讓節點可以發音為「Twenty A」和「Eighteen A」，對此我們都應該感到感激。

當Intel推出這個命名慣例時，明確將20A節點描述為「開啟昂斯特朗時代（Ushering in the Angstrom Era）」。我個人非常樂意將IBM的0.7nm（700pm）製程稱為7A節點。雖然Intel開啟了這個趨勢，但TSMC也已加入，推出A16（1.6nm）和A14（1.4nm）節點，並將其描述為「昂斯特朗等級技術（angstrom-class technologies）」。看來「昂斯特朗時代」已不再只是行銷口號——它很可能成為產業的下一個篇章。

但還不止這些！彷彿這一切還不夠混亂，節點名稱中的數字已不再對應矽晶片上或內部結構的實際物理尺寸。早在早期，製程節點大致描述了關鍵電晶體尺寸（如閘極長度）或互連特徵的尺寸。到了90nm世代，這種對應關係開始瓦解。今天，如果我們寬容一點，可以說5nm、3nm和2nm等名稱最好被視為世代標籤，而非尺規測量值。或者，如果我們不那麼寬容，可能會抱怨行銷人員把手伸到不該碰的地方，但我們 digress……

以上所有討論的重點（當然是有重點的）是，當今的高階矽晶片可以在單一晶粒上容納數百億個電晶體，但我們正接近光罩極限——單次微影曝光可印刷的最大晶粒尺寸。

其中一個解決方案是放棄製造單一巨大單片晶片（晶粒）的想法。相反，設計可以分割到數個較小的晶片組合上，然後連接並封裝成多晶片系統。

正如我們之前討論過的，AMD、Intel和Nvidia等公司已經這樣做了相當長一段時間。在某些情況下，這涉及在成熟、成本較低的晶片組合上實現高速I/O功能（如SerDes），而主要的數位邏輯晶片組合則採用最新、最先進的製程節點製造。在其他情況下，例如Nvidia的GPU，則涉及將多個光罩尺寸的運算晶粒（可以說是巨型晶片組合）與高頻寬記憶體（HBM）堆疊連接。

問題是這一切都不容易。AMD、Intel和Nvidia能做到這一點，是因為他們掌控了整個硬體和封裝生態系統。為了讓晶片組合設計對其他人也變得實用，我們現在看到志同道合的公司群體正在合作開發共同的晶片組合介面、封裝技術和互通性標準。

我們的夢想是，有一天，設計師能夠從多家供應商購買現成晶片組合，與他們自行開發的任何客製化晶片組合結合，並將所有東西拼接在一起，創建一個完整的多晶片系統。

我們還沒到那個階段，但我們可能又近了一步。以上所有內容引導我們來到我剛剛與Andreas Olofsson的對話，他是Zero ASIC的執行長。我們之前見過Andreas（請參閱Is This the Future of Chiplet-Based Design?）。

大多數多晶片系統使用被動式矽基板，其主要功能是在晶片組合之間傳輸訊號。相比之下，Zero ASIC的人員開發了一種概念，涉及將一套標準化晶片組合安裝在主動式矽基板上，該基板內建網路晶片（NoC），以及在晶片組合之間移動資料所需的緩衝器、暫存器和其他基礎設施。

事實上，將Zero ASIC的實作稱為基板幾乎低估了這個概念。Andreas經常將其稱為「一顆獨立的晶片」，並在我們的對話中指出，「我們的基板上有40億個電晶體」（我只能說「哇！」）。

下圖提供了高階視覺化，展示如何將標準函式庫中的晶片組合以不同方式組合，創建各種多晶片系統。特別要注意FPGA晶片組合。它採用了Zero ASIC的Platypus eFPGA技術，可以被視為FPGA版本的RISC-V。正如RISC-V提供任何人都可以實作的開放指令集架構（ISA），Platypus提供開放的eFPGA架構，可以由不同的晶圓廠使用不同的製程節點製造。目標是讓設計師擺脫專有FPGA結構，使可配置邏輯成為晶片組合生態系統中另一個可重複使用的建置區塊。

一套標準化晶片組合（上圖）可以組合成多種設計（下圖）（來源：Zero ASIC）

自從我們上次交談以來，Zero ASIC已經完成流片並收到第一批原型矽晶片，包括其主動式結構、Platypus FPGA晶片組合，以及四核心RISC-V CPU測試晶片。這些是工程驗證載具而非量產元件，但它們證明了底層概念已從架構願景轉化為實際運作的矽晶片。

然而，Andreas打電話給我並不是要告訴我他們收到了第一批矽晶片，而是要告訴我他們已移除可能成為通往全自動晶片組合設計道路上的另一個重要障礙。直到現在，Zero ASIC的軟體可以自動將晶片組合放置到主動式基板上，生成它們之間的網路晶片連接，並產生任何所需的FPGA配置資料。然而，從那之後，設計仍必須經過基本上手動的封裝佈局世界。這正是他們現在著手消除的瓶頸。

在今天的流程中，封裝設計通常涉及將試算表交給OSAT，等待工程師創建封裝佈局，審查結果，請求變更，並重複這個循環直到大家都滿意。這是一個勞力密集的過程，與驅動Zero ASIC其餘設計流程的「按下Go」理念不太相容。

為了解決這個問題，Zero ASIC開發了所謂的封裝編譯器。給定一個完成的晶片組合設計和目標封裝樣式，軟體會自動生成符合設計規則的封裝佈局，將連接從晶片凸塊路由到外部BGA（或其他封裝）針腳。目前，產生的封裝可以使用現有的第三方訊號完整性工具進行驗證；Andreas預期隨著時間推移，更多驗證將整合到流程中。

孤立來看，自動化封裝編譯器可能聽起來不是特別令人興奮。然而，作為Zero ASIC更廣泛願景的一部分，它是邁向未來的另一個重要步驟，在那個未來中，設計客製化晶片將變得幾乎只是選擇所需的晶片組合、按下「編譯」，然後等待成品寄到郵箱。

Zero ASIC並不假裝旅程已經完成。儘管原型晶片組合已經存在，該公司仍需要擴展其函式庫，才能使這個概念廣泛實用。Andreas估計，還需要約2,500萬美元的額外投資，才能建置最低可行函式庫——包括DDR控制器等必需元件——以實現廣泛的商業採用。

Zero ASIC最終是否會成為使客製化矽設計民主化的公司仍有待觀察。但Andreas已經花了將近十五年的時間追求基本上相同的願景——從Adapteva時代，經歷Parallella，到今天的主動式基板晶片組合架構。每一步都向同一個目的地又邁進了一點：讓客製化矽成為普通工程團隊無需大批專家即可創造的東西。這是一個雄心勃勃——我敢說是大膽——的目標。但如果Zero ASIC成功，它可能從根本上改變誰有資格設計客製化矽。