接合部なしトランジスタが3Dチップへの新たな道を示す

チップメーカーはトランジスタが占める面積の縮小に苦戦しており、研究者たちはデバイスを層状に積み重ねる方法を模索している。しかし、多くの実験的な3Dチップは特殊材料に依存し、通常のシリコンデバイスに比べて性能が劣る。だが、イリノイ大学アーバナ・シャンペーン校の研究者たちは、シリコンから3D回路を構築する新たな方法を発見した。その鍵は、比較的低温でナノメートル厚のシリコン膜を複数層ウェハ上にロール転写できるプロセスにある。

今日の3Dマイクロチップ（例：AMD MI300シリーズ）は、事前に製造した層を互いに積み重ね、金属柱（TSV）で接続する。しかし、これらの層間の接続を正確に位置合わせする課題が、リンクの数を制限し、3D積層の有用性を制約している。

一方、モノリシック3Dチップでは、デバイス層が互いの上に直接形成される。これにより、ナノメートルスケールの精度で層を位置合わせでき、現在の3Dチップより桁違いに高密度な接続が可能になる。

しかし、実験的なモノリシック3Dチップでは、上層のトランジスタなどを400℃以下で作製する必要があり、配線を保護しなければならない。このような3Dチップはさまざまな材料で作られているが、その性能と信頼性は、ほぼすべての従来型マイクロチップに使われる金属酸化膜半導体電界効果トランジスタ（MOSFET）に比べて大幅に劣り、モノリシック3D設計の利点のほとんどが失われてしまう。

今回、研究者らは200℃未満でシリコンを用いたモノリシック3Dチップを作製した。「長年、モノリシック3Dにはカーボンナノチューブ、金属酸化物半導体、2D半導体などの特殊な新材料が必要だと考えられてきました」と、イリノイ大学アーバナ・シャンペーン校の材料科学・工学准教授であるQing Cao氏は述べる。「シリコンで実現可能であることを示せたことで、この技術は既存の製造エコシステムに直接組み込め、実際の影響力への道筋を劇的に加速させられます。」

低温接合部なしトランジスタ

新しい3Dチップは、ほとんどのチップで使われるMOSFETではなく、接合部なしトランジスタを採用している。通常のMOSFETは、電子が過剰なn型半導体と、電子が不足したp型半導体を両方使って作られる。電荷はトランジスタのソース端子から入り、チャネルを通ってドレイン端子から出る。MOSFETでは、ソースとドレインがp型シリコンならチャネルはn型、その逆も同様で、これらの半導体種が接するp-n接合が電流の流れを妨げる。ゲート電極がチャネルに電圧を印加すると、電流が流れるようになる。

新しい3Dチップの各層には、接合部なしトランジスタが含まれる。最下層は過剰な移動電子を持つシリコン、最上層は過剰な正孔を持つシリコンで作られ、トランジスタは垂直に接続されて相補論理を形成する。Bao Lam, Yung Man Yu, et al.

これに対し、接合部なしトランジスタでは、ソース、チャネル、ドレインがすべて完全にp型またはn型であり、p-n接合なしで動作する。ゲートに電圧が印加されるとスイッチオンし、電流が流れる。1925年に初めて提案されたが、作製技術の限界から2010年まで実現されなかった。接合部なしトランジスタは、厚さ10ナノメートル程度で、高濃度かつ均一にドープされたチャネルを必要とする。MOSFETでは、チップメーカーは高温を使ってドーパントをシリコン結晶内の必要な場所に正確に配置し、p-n接合を作る。接合部なしトランジスタはこれらの高温を必要としない。

「接合部なしデバイスはプロセスフローもシンプルで、コスト低減と歩留まり向上に寄与します」とCao氏は言う。

新しい3Dチップは、厚さ10nm以下の均一にドープされた単結晶シリコン膜を、ウェハスケールのロール転写印刷プロセスで積層して作られる。「膜が非常に薄く柔軟なため、下地の表面に密着し、剛体ウェハ間のウェハボンディングでしばしば問題となる空隙や反りを回避できます」とCao氏は述べる。

ナノ膜が必ずしも完全に平坦ではない表面にも転写できる点は重要である。「産業界で現在一般的に用いられる方法では、ボンディングする表面にサブ1ナノメートルの粗さが必要で、ウェハ全体で数マイクロメートル程度の平坦さしか許容されません」と、本研究に参加していないムンバイ工科大学の電気工学准教授Veeresh Deshpande氏は指摘する。「提案手法はプロセス複雑さを低減し、先端コンピューティングやDRAMなどのメモリ向けに複数層のトランジスタを積層可能にします。」

Cao氏らのチームは、直径75mmのシリコンウェハ上に3層の接合部なしトランジスタを作製し、各層は1,600平方mmの領域に625個のトランジスタで構成した。これらのトランジスタから、層間を垂直接続（位置合わせ精度はサブ10nm）して、さまざまな論理ゲートや回路（インバータ、NAND/NORゲート、SRAMセルなど）を作製した。

研究者らは、3Dチップの3層すべてにまたがるトランジスタで構成された回路を実現した。これにより、2Dレイアウトの3分の1程度の面積で6トランジスタSRAMセルを作製できた。

トランジスタのスイッチング速度は電流密度に依存し、接合部なしトランジスタは1µmあたり650mAを超える電流密度を示し、旧世代の市販シリコンMOSFETに匹敵する。より先進的なMOSFETは1,000mA/µmを超える電流密度を示すが、Cao氏らは今後の改良で性能をさらに向上させられるとしている。

「重要な示唆は、垂直積層がトランジスタ性能に深刻なペナルティを伴わなくてもよいということです」と、本研究に参加していないペンシルバニア州立大学の工学科学・力学教授Saptarshi Das氏は述べる。「スケーラブルであれば、相互接続を大幅に短縮した、より高密度でエネルギー効率の高いチップへの実用的な道が開ける可能性があります。」

ロール転写プロセス

Cao氏のチームが用いたシリコンウェハは、現在ファブで主流の300mmウェハよりはるかに小さい。しかし、75mmウェハ全体にわたって亀裂、しわ、欠陥なくシリコン膜を転写・積層するには「一連の工学的革新が必要でした」とCao氏は言う。これには、表面張力を低減するための特定のエッチング工程での界面活性剤添加、機械的安定性と表面保護のためのポリマー支持層の追加、転写時の均一加圧のためのロールラミネートプロセスの採用などが含まれる。

「2019年に着手し、2024年までに基本的な障壁を解決できました。その後1年半を費やしてプロセスを洗練し、ウェハスケールでの多層デバイスと3D論理回路を実証しました」とCao氏は語る。

コンピューティング以外にも、モノリシック3Dデバイスでシリコンと他の材料を統合することで、「これまで到達できなかった」新アプリケーションが開ける可能性があるとCao氏は述べる。「例えば、異なる種類の単結晶半導体を垂直に積層することで、超高感度X線検出パネルやコンパクトなマルチスペクトル撮像システムが実現できるでしょう。」

新しい3Dチップは、約90nmの誘電体で隔てられた3層のシリコントランジスタを備える。Bao Lam, Yung Man Yu, et al.

モノリシックデバイスの課題の一つは歩留まりである。「デバイスを垂直に積層すると、従来の想定では各層のすべてのトランジスタが完璧に動作する必要があり、全体のチップ歩留まりが低下する可能性があります」とCao氏は言う。「私たちは、回路設計者と協力して、最小限の面積・電力オーバーヘッドで欠陥を吸収できる耐欠陥アーキテクチャに取り組んでいます。」

もう一つのハードルは、これらの3Dチップが電力密度を高め、熱を集中させる点である。「回路・建築チームと協力し、動的電圧・周波数スケーリングやAI支援オンチップ電力調整などの手法で熱を能動的に管理する解決策を模索しています」とCao氏は述べる。

Cao氏は、新手法は当初、研究や少量試作向けに有望だと指摘する。「モノリシック3D集積の利点が明確に確立された後、高量産製造に向けた取り組みを進められます。技術がそれらの環境で完全なコスト分析とともに検証される前に過度な主張を避け、現実的でありたいと考えています。」

研究者らは現在、半導体ファウンドリと提携し、製造環境で技術を実証・改良することを目指しているとCao氏は言う。最終的に、「我々のアプローチはシリコンベースでファウンドリプロセスと互換性があるため、現実的な採用への道筋があります」と同氏は述べる。「通信ボトルネックにますます制約されるAIワークロードにとって特に価値があり、本技術は演算層を物理的に近接させることで直接的にこの課題に対処します。」

Cao氏らの研究成果は、5月28日発行のNature誌に詳細が掲載された。