加速晶片製造創新 迎接能源高效 AI 時代

本文為應用材料公司贊助文章。

在歷史關鍵時刻，進步所需的往往不只是個人的聰明才智。最具影響力的突破——例如人類基因組計畫的成就——需要全新的運作典範：匯聚全球頂尖人才聚焦單一使命、建立共通平台、共享關鍵基礎設施，並縮短回饋循環。當 stakes 高、時程緊縮時，依序且各自為政的創新已無法跟上腳步。

如今的 AI 時代正掀起一場工程競賽，需求與上述情境相似。每家公司都致力更快推出更高性能的 AI 系統。但性能已不再只由運算能力定義。AI 工作負載日益受資料傳輸主導：在許多情況下，移動位元所消耗的能源與運算本身相當，甚至更多。因此，降低每位元能耗能與峰值運算提升一同延展系統層級性能。

邁向能源高效 AI 的路徑必須透過系統層級工程，橫跨三個緊密相連的領域：

• 邏輯元件，其每瓦性能取決於高效的電晶體切換、低損耗電源，以及透過高密度佈線堆疊的訊號傳遞。
• 記憶體，頻寬與容量需求激增導致記憶體牆問題，處理器能力進展速度快於記憶體存取速度。
• 先進封裝，3D 整合、晶片小晶片架構與高密度互連使運算與記憶體更靠近——這是單晶片微縮已無法支撐的系統設計。

這些領域已無法各自獨立最佳化。邏輯效率的提升若無足夠記憶體頻寬將停滯；記憶體頻寬的進展若封裝無法在熱與機械限制下提供足夠接近度，效果也會打折。而封裝反過來受限於前端元件製程與後端整合製程的精密度。

在埃米時代，最困難的問題出現在邊界——封裝內運算與記憶體之間、前端與後端整合之間，以及精確 3D 製程所需的緊密耦合製程步驟之間。正是這種邊界驅動的複雜性，讓傳統創新模式崩解。

傳統研發流程對埃米時代 AI 而言太慢

數十年來，半導體產業的研發模式宛如接力賽。能力在生態系統某處開發完成，透過整合與製造往下游傳遞，再由晶片與系統設計者評估，最後才回饋進行下一輪迭代。當進展主要由相對模組化、可獨立微縮並簡單嵌入製造流程的步驟主導時，這套模式行得通。

但 AI 時程已顛覆這些規則。在埃米尺度尺寸下，物理現象迫使整個堆疊產生不可避免的耦合：材料選擇形塑整合方案；整合定義設計規則；設計規則決定電源傳遞；佈線設定熱預算；熱最終限制封裝微縮。系統架構師無法再等待 10–15 年讓每一項重大半導體技術轉折成熟。

EPIC 代表約 50 億美元的投資，是美國史上對先進半導體設備研發的最大承諾。

長期視角對於將材料創新與新興元件架構對齊，並開發所需工具與製程以實現可製造精密度至關重要。在應用材料公司，我們與客戶正共同規劃未來 3–4 代製程，延伸至長達 10 年的藍圖。

埃米時代要求我們打破 silos，並匯聚產業最頂尖的人才——從領先企業到頂尖學術機構。若問題是耦合的，解方也必須是耦合的；若時程被壓縮，學習迴路就必須壓縮。我們不能只創新，還必須創新創新的方式。

EPIC：高效能共創的高速中心與平台

這正是應用材料公司 EPIC 中心所要解決的挑戰。

EPIC 代表約 50 億美元的投資，是美國史上對先進半導體設備研發的最大承諾。2026 年啟用時，它將提供從零打造的頂尖無塵室能力，大幅縮短從早期研究到全規模製造的路徑。但設施只是模式的一部分。EPIC 同時是一個平台、一套高速共創的作業系統，徹底改變想法從實驗室進入晶圓廠的方式。

EPIC 是一個平台、一套高速共創的作業系統，徹底改變想法從實驗室進入晶圓廠的方式。Applied Materials

EPIC 模式壓縮傳統工作流程。客戶工程師從第一天起就與應用材料技術專家並肩工作——超越孤立的製程最佳化與下游交接。在共享且安全的環境中，EPIC 緊密整合原子尺度建模、測試載具、製程開發、驗證與度量回饋。過去在開發後期才浮現的限制，現在能在早期就被辨識與解決。

結果是潛在 2 倍加速的路徑，讓整個生態系統在同一屋簷下受惠：

• 晶片製造商能更早取得應用材料的研發組合、更快的學習循環，以及新一代技術更快轉移至高量產製造。
• 生態系統夥伴能更早取得先進製造技術，並透過材料創新擴展可能性的合作機會。
• 學術機構能強化實驗室到晶圓廠的管道，並協助培育未來半導體人才。

我們建立在數十年共創基礎上，正與邏輯、記憶體與先進封裝領域的夥伴一起重新打造創新管道，共同交付能源高效 AI 的下一波躍進。

加速先進邏輯

邏輯仍是 AI 運算的引擎。然而在埃米時代，系統層級的增益日益受功率與能源限制。要延展 AI 性能，現在取決於能提供更高每瓦性能的架構——加速轉向3D 元件，例如環繞閘極（GAA）電晶體，它能在緊湊尺寸內提升密度，同時維持功率效率。

這些架構轉變正以前所未有的規模展開，邏輯藍圖已從第一代 GAA 延伸至更先進設計。一個關鍵例子是具背面電源傳遞的 GAA，將厚電源線移至晶圓背面，降低電阻損耗，並釋放正面佈線空間以實現更緊密的邏輯單元整合。另一例子則是將相鄰的 GAA PMOS 與 NMOS 電晶體拉得更近，並在兩者之間插入介電隔離牆以減少電氣干擾。再進一步，互補式 FET（CFET）透過直接將 PMOS 與 NMOS 元件堆疊在一起，進一步推進密度微縮。

雖然這些架構能在不依賴更嚴格微影的前提下，提供每瓦性能與邏輯密度的顯著提升，但也大幅提高整合複雜度。製造單一 GAA 元件如今可能涉及超過 2,000 個緊密相互依賴的製程步驟。同時，為了連接這些先進邏輯元件，佈線堆疊持續變得更高、更密集。目前開發中的頂尖 GPU 將超過 3000 億個電晶體塞入僅比郵票稍大的面積，並透過超過 2,000 英里的佈線互相連接。

在這種複雜度下，用來製作這些精確 3D 元件與佈線堆疊的製程步驟已無法各自最佳化。設計與製程必須同步演進，材料創新與製造方法也必須與元件架構一同前進。EPIC 的共創模式正是為加速這種匯聚而設計——讓邏輯運算能以藍圖要求的速度持續推進 AI 的疆界。

驅動記憶體藍圖

與此同時，AI 運算時代正從根本改變資料的產生、移動與處理方式——使記憶體技術（尤其是 DRAM）成為提供 AI 系統所需能源高效性能的關鍵。隨著模型規模擴大且更加吃重資料，DRAM 藍圖正轉向能提供更高密度、更大頻寬與每瓦更快存取的架構。

在 DRAM 單元層級，此轉變正推動從 6F² 埋通道陣列電晶體（BCAT）轉向更緊湊的 4F² 架構，後者將電晶體垂直排列以提升密度並減少晶片面積。展望 4F² 之後，要持續提升每瓦性能，必須超越 2D 微縮所能提供的範圍。因此產業正轉向 3D DRAM，將記憶體單元垂直堆疊以在有限面積內增加容量。隨著這些結構變得更高、深寬比增加，三維高遷移率材料工程對性能與可靠度變得越來越關鍵。

在記憶體單元陣列之外，DRAM 微縮的另一強大槓桿是縮小週邊電路，包括邏輯電晶體與互連佈線。一種新興方法是透過接合兩片晶圓——一片針對 DRAM 單元最佳化，另一片針對 CMOS 邏輯最佳化——並使用多層佈線，將部分週邊功能置於 DRAM 陣列下方。

同時，DRAM 性能也透過在記憶體週邊採用邏輯已驗證的增強技術來延伸，包括嵌入式矽鍺與應力膜等遷移率提升器，以及低介電常數介電質與先進銅互連等佈線升級。記憶體製造商也正將週邊電晶體從平面元件轉向 FinFET 架構，追隨邏輯藍圖以進一步提升 I/O 速度。這些重要的技術轉折正是 EPIC 的使命核心——它們可以在此共同開發並快速驗證，應用於下一代記憶體系統。

以先進封裝驅動系統微縮

隨著資料移動成為 AI 系統的主要能源成本，先進封裝已成為提升系統層級效率的關鍵槓桿——縮短互連距離、提升頻寬密度，並降低邏輯與記憶體之間傳輸資料所需的功率。

高頻寬記憶體（HBM）標誌著這條路徑上的重大轉折。透過堆疊 DRAM 裸晶（已達 16 層以上）並將記憶體更靠近處理器，HBM 能快速存取越來越大的工作資料集。這在頻寬與能源效率上都帶來階躍式的提升。

更廣泛來說，HBM 等 3D 封裝的興起凸顯了為什麼先進封裝正成為 AI 時代的核心。封裝如今解決了單靠邏輯與記憶體元件微縮已無法克服的系統層級限制。它也使系統從單晶片系統級晶片轉向基於晶片小晶片的架構，因為 AI 工作負載日益需要能結合邏輯、記憶體與針對特定任務最佳化的專用加速器的彈性設計。

推動這條藍圖的關鍵技術是混合鍵合。隨著互連間距接近晶片內佈線，傳統凸塊與微凸塊在密度、功率與訊號完整性方面遇到根本限制。混合鍵合移除了這些障礙，能實現大幅更高的互連與 I/O 密度，支援從記憶體堆疊到更緊密運算-記憶體整合的廣泛晶片小晶片架構。

隨著 HBM 堆疊等鍵合結構變得更大、更複雜，翹曲控制、裸晶放置、堆疊對準與熱管理成為首要挑戰。EPIC 透過跨材料、整合與製造的早期平行共創，來解決這些及其他高價值先進封裝挑戰。

整合一切

在邏輯、記憶體與先進封裝領域，我們產業正面臨一條雄心勃勃的藍圖，承諾為 AI 系統帶來顯著的能源效率提升。但要實現這項潛力，需要在特徵尺寸縮小、介面增加、製程相互依賴性上升的時刻，實現突破性的材料創新。這些挑戰無法在傳統接力賽模式下以 10–15 年時程解決。我們必須打破 silos、更早跨生態系統對齊，並平行化學習，以跟上 AI 的需求。

在 AI 時代，進展將由燈泡時刻轉化為製造與商業化現實的速度所定義。唯一可行的前進路徑是全新的創新模式——而 EPIC 正是我們推動這一模式的方式。