無接面電晶體展現通往 3D 晶片的新途徑

晶片製造商正努力縮小電晶體所佔面積，因此研究人員正嘗試在彼此之上建構元件層。然而，許多實驗性的 3D 晶片 依賴特殊材料，且效能不如一般矽元件。但伊利諾大學厄巴納—香檳分校的研究人員已找到一種以矽建構 3D 電路的新方法。關鍵在於一項製程，能讓他們在相對低溫下將多層奈米級薄矽膜片捲到晶圓上。

現今的 3D 微晶片，例如 AMD MI300 系列，會將預製層堆疊在一起，並透過稱為 金屬柱 的 矽穿孔 進行連接。然而，適當對準這些層之間連接的挑戰，限制了可建立的連結數量，也因此限制了 3D 堆疊 的實用性。

相較之下，在 單片式 3D 晶片 中，元件層是直接在彼此之上製造。這能以奈米等級的精度對準這些層，並提供比現今 3D 晶片高出數個數量級的連接密度。

然而，實驗性的單片式 3D 晶片要求上層的 電晶體 及其他元件必須在 400 °C 或更低溫下製造，以保護連接元件的線路。這類 3D 晶片已使用多種材料製成，但其效能與可靠性皆遠遜於幾乎所有傳統 微晶片 所使用的金屬氧化物半導體 場效電晶體（MOSFET），這使得單片式 3D 設計的大多數優勢都消失了。

現在，科學家已成功在低於 200 ℃ 的條件下，以矽製作出單片式 3D 晶片。「多年來，人們認為單片式 3D 必須使用如 碳奈米管、金屬氧化物半導體 或 2D 半導體 等新穎材料，」伊利諾大學厄巴納—香檳分校材料科學與工程系副教授 Qing Cao 表示。「證明矽能完成這項任務，意味著這項技術可以直接接軌現有製造生態系，這將大幅加速其實現真正影響的進程。」

低溫無接面電晶體

新 3D 晶片並未採用大多數晶片所使用的 MOSFET，而是採用 無接面電晶體。一般 MOSFET 同時使用經過摻雜而帶有多餘 電子 的 n 型 半導體，以及經摻雜而產生電子不足的 p 型半導體。電荷從電晶體的源極進入，沿著通道行進，再從汲極離開。在 MOSFET 中，若源極與汲極為 p 型矽，通道則為 n 型，反之亦然。這些半導體類型相遇處的 p-n 接面 會阻斷電流流動。當閘極電極對通道施加電壓時，電流才能通過。

新型 3D 晶片的每一層皆包含所謂的無接面電晶體。底層由帶有多餘移動電子的矽製成，頂層則由帶有多餘電洞的矽製成。這些電晶體透過垂直連接形成互補邏輯。Bao Lam, Yung Man Yu, et al.

相較之下，在無接面電晶體中，源極、通道與汲極完全為 p 型或 n 型，因此運作時沒有 p-n 接面。當電壓施加於閘極時，它們便會導通，讓電流流過。最早於 1925 年提出，但直到 2010 年才因製程技術限制而成功製造；它們需要高度且均勻摻雜、厚度最多約 10 奈米的通道。在 MOSFET 中，晶片製造商使用高溫確保 摻雜劑精確位於矽晶體所需位置，以形成 p-n 接面。無接面電晶體則不需要這些高溫。

「無接面元件也採用更簡單的製程流程，可降低成本並提高良率，」Cao 表示。

新 3D 晶片是利用晶圓級 捲轉印刷 製程，將均勻摻雜的單晶矽膜片（每層厚度 10 nm 或更薄）層疊而成。「因為這些膜片非常薄且柔軟，它們能貼合下層表面，避免剛性晶圓之間常見的空隙與翹曲問題，」Cao 說。

這些奈米膜片能轉印到不一定完全平坦的表面上，「這很重要，因為產業目前使用的典型方法要求待接合表面的粗糙度必須低於 1 奈米，且需極度平坦——晶圓上僅允許數微米的變異，」未參與此研究的印度理工學院孟買分校電機工程系副教授 Veeresh Deshpande 表示。「所提出的方法簡化了製程複雜度，並允許堆疊多層電晶體，適用於先進運算與如 DRAM 等記憶體。」

Cao 與同事在 75 毫米 矽晶圓 上製作了三層無接面電晶體，每層在 1,600 平方毫米面積內包含 625 個電晶體。他們利用這些電晶體建構出各種 邏輯閘 與電路——包括 反相器、NAND 閘、NOR 閘，以及 靜態隨機存取記憶體（SRAM） 單元——並以次 10 奈米的精度對準層間垂直連接。

研究人員成功形成由分布在 3D 晶片三層上的電晶體所組成的電路。這使得六電晶體 SRAM 單元的面積可縮小至其 2D 佈局的三分之一。

電晶體的切換速度取決於其電流密度，而無接面電晶體展現出可超過 650 毫安培每微米的電流密度，與較早期的商用矽 MOSFET 相當。更先進的 MOSFET 可達到超過 1,000 mA 每微米的電流密度，但 Cao 與同事表示，未來工程優化可進一步提升其元件的效能。

「關鍵意義在於，垂直堆疊未必會帶來嚴重的電晶體效能損失，」未參與此研究的賓州州立大學工程科學與力學系教授 Saptarshi Das 表示。「若能規模化，這可能為更密集、更節能且具更短互連的晶片開啟一條實用途徑。」

捲轉製程

Cao 團隊使用的矽晶圓遠小於目前大多數晶圓廠使用的 300 毫米晶圓。但在 75 毫米晶圓上轉印與堆疊矽膜片而不產生裂痕、皺褶或缺陷，「需要一系列工程創新，」Cao 說。這些創新包括在特定蝕刻步驟中加入 界面活性劑 以降低表面張力；加入聚合物支撐層以提升機械穩定性與表面保護；以及採用捲壓層合製程以在轉印時施加均勻壓力。

「我們於 2019 年開始，」Cao 表示。「到 2024 年，我們已解決根本障礙。接下來的 1 年半則用於優化製程，並在晶圓級規模展示多層元件與 3D 邏輯電路。」

除了運算之外，在單片式 3D 元件 中整合矽與其他材料，可能開啟「先前無法觸及的新應用」。Cao 說。「例如，垂直堆疊不同類型的單晶半導體，可實現超靈敏 X 射線偵測器面板或緊湊型多光譜成像系統。」

新型 3D 晶片具有三層矽電晶體，層間以約 90 奈米的 介電質 分隔。Bao Lam, Yung Man Yu, et al.

單片式元件將面臨的挑戰之一是良率。「當元件垂直堆疊時，傳統假設是每一層的每個電晶體都必須完美運作，這可能降低整體晶片良率，」Cao 說。「我們正與電路設計師合作開發可容忍缺陷的架構，以最小面積與功耗開銷吸收缺陷。」

另一個障礙是這些 3D 晶片會提高 功率密度，導致熱量集中。「我們正與電路與架構團隊合作，透過動態電壓與頻率調整，以及 AI 輔助的晶片上功率調節等解決方案，主動管理熱量，」Cao 表示。

Cao 認為，這項新方法最初僅適用於研究與低量原型製作應用。「一旦單片式 3D 整合 的優勢明確建立，我們即可朝向高量製造邁進，」Cao 說。「我們只想保持務實，避免在技術尚未在那些情境中經完整成本分析驗證前過度宣稱。」

科學家現在希望與半導體 晶圓廠 合作，在製造環境中展示並優化這項技術，Cao 表示。最終，「因為我們的做法是以矽為基礎且與 晶圓廠 製程相容，因此具有實際採用途徑，」他指出。「這對日益受通訊瓶頸限制的 AI 工作負載特別有價值，而這項技術正是透過讓運算層在物理上更靠近來直接解決此問題。」

Cao 與同事已將 研究成果 詳細發表於 5 月 28 日的 Nature。